在缺少EUV光刻機的情況下，國内半導(dǎo)體行業需要依賴DUV實現更先進的工藝，技術挑戰極大，台積電、Intel隻用到瞭(le)7nm節點，國内則要挑戰3nm及以下工藝。

DUV生産3nm工藝面臨的一個瓶頸問題就是精度控制，南京激埃特光電日前發文提到國内某機構在DUV光學系統升級時就遇到瞭這個挑戰，照明系統均勻性不足導緻晶圓曝光線寬一緻性偏差超過±2nm，無法滿足3nm節點的工藝要求。

該公司介紹瞭(le)他們的解決方案，其光學鍍膜團隊設計瞭(le)多層(céng)介質硬膜方案：

膜層(céng)結構：採(cǎi)用SiO₂和Ta₂O₅交替沉積，總層(céng)數40-60層(céng)；

工藝參(cān)數：離子輔(fǔ)助沉積（IAD）技術，基底溫度250℃，本底壓強2×10⁻⁵Pa；

關鍵指标：中心波長(zhǎng)193±0.2nm，峰值透過率＞92%，截止深度OD6（帶(dài)外透過率＜10⁻⁶）。

最終結(jié)果如何呢，他們公布的數據(jù)如下：

曝光質量提升：晶圓片内線寬均勻性從±2.1nm改善至±0.8nm，良率預估提升5-8%；

對準精度提高：對準系統定位精度從±1.5nm提升至±0.8nm；

系統穩定性增強：連續工作100小時後(hòu)，光路漂移量減(jiǎn)少70%。

這一方案也得到瞭(le)客戶團隊的認可，表示激埃特的技術方案不僅解決瞭(le)照明均勻性問題，其濾光片的帶外抑制能力更将系統整體信噪比提升瞭(le)3倍，特别是微透鏡陣列的面形精度控制，達(dá)到瞭(le)我們之前未能實現的λ/10水平，爲後續工藝疊代預留瞭(le)充足的技術餘量。

對於(yú)這一技術如何看待呢？激埃特光電的光學鍍膜技術将DUV光學系統的線寬均勻性從2.1nm提升到0.8nm，同時對準系統精度也從1.5nm提升到瞭(le)0.8nm，這對DUV量産先進制程芯片無疑很重要，因爲精度不行，生産的芯片是廢的，尤其是DUV本身制造5nm到3nm芯片都是極難的。

不過這裏的精度還不是光刻機的Overlay套刻精度，如果是套刻精度0.8nm，那比EUV光刻機都要牛瞭，但這個進展也值得慶賀，意味著國内的廠商在用DUV搞定3nm工藝芯片已經到瞭一定程度，即便還沒量産，但打通流程還是有戲的。

這個技術放在全球來看也是獨一無二的，因爲台積電、三星及Intel在5nm甚至7nm節點(diǎn)就全面啓用EUV光刻瞭(le)，他們也沒有這樣的研發經驗。